在集成電路特別是MOS電路的生產(chǎn)和開發(fā)研制中合作，MOS電容的C-V測試是極為重要的工藝過程監(jiān)控測試手段勃勃生機，通過C-V測試達到優(yōu)化生產(chǎn)過程中的工藝參數(shù)，提高IC成品率極致用戶體驗。
MOS（金屬－氧化物－半導體）結(jié)構(gòu)的電容是外加偏置電壓的函數(shù)提供有力支撐，MOS電容隨外加電壓變化的曲線稱之為C-V曲線（簡稱C－V特性）。C-V曲線與半導體的導電類型及其摻雜濃度建議、SiO2-Si系統(tǒng)中的電荷密度有密切的關(guān)系品率。 利用實際測量到的MOS結(jié)構(gòu)的C-V曲線與理想的MOS結(jié)構(gòu)的C-V特性曲線比較，可求得氧化硅層厚度不斷發展、襯底摻雜濃度積極影響、氧化層中可動電荷面密度、和固定電荷面密度等參數(shù)緊密協作。
另外作為組成半導體器件的基本結(jié)構(gòu)的PN結(jié)具有電容效應（勢壘電容）重要手段。加正向偏壓時，PN結(jié)勢壘區(qū)變窄穩定性，勢壘電容變大；加反向偏壓時過程中，PN結(jié)勢壘區(qū)變寬去突破，勢壘電容變小。